lava
Múltiples asignaciones al mismo registro en un bloque RTL con Kansas Lava
Tengo problemas para entender el comportamiento de Kansas Lava cuando un bloque RTL contiene varias asignaciones al mismo reg ...
sig_2_o0 <= '1';
OUTPUT <= sig_2_o0;
end architecture str;
Pero no estoy seguro lo que eso significaría en VHDL.